NAU Harvester System
Кодування наборів мікрооперацій в трьохрівневому суміщеному автоматі
Наукові журнали Національного Авіаційного Університету
View Archive Info| Field | Value | |
| Title |
Кодування наборів мікрооперацій в трьохрівневому суміщеному автоматі
КОДИРОВАНИЕ НАБОРОВ МИКРООПЕРАЦИЙ В ТРЁХУРОВНЕВОМ СОВМЕЩЕННОМ АВТОМАТЕ ENCODING OF COLLECTIONS OF MICROOPERATIONS FOR THREE-LEVEL COMBINED AUTOMATON |
|
| Creator |
Баркалов, Олександр Олександрович; Університет Зеленогурський (Польща)
Титаренко, Лариса Олександрівна; Університет Зеленогурський Візор, Ярослав Євстахійович; Інститут кібернетики НАН України Матвієнко, Олександр Володимирович; Інститут кібернетики НАН України |
|
| Subject |
Інформаційні технології
суміщений мікропрограмний автомат; синтез; FPGA; LUT; розбиття; набори мікрооперацій 004.274 Информационные технологии совмещенный микропрограммный автомат; синтез; FPGA; LUT; разбиение; наборы микроопераций 004.274 Information Technology combined microprogrammed automaton; synthesis; FPGA; LUT; partitioning; collections of microoperations 004.274 |
|
| Description |
В даний час моделі мікропрограмних автоматів (МПА) широко використовуються для завдання поведінки пристроїв керування (ПК). До однієї з таких моделей відноситься суміщений МПА (СМПА). Його характерною рисою є наявність двох типів вихідних сигналів. Вихідні сигнали автомата Милі існують при переходах між станами автомата. Вихідні сигнали автомата Мура визначаються тільки станами автомата і тривають майже цілий такт. У силу універсальності цієї моделі вона стала базовою для досліджень наведених в даній статті. Найбільш популярним базисом, який використовується для реалізації цифрових систем, є мікросхеми FPGA (field-programmable logic arrays). Основними елементами FPGA, які використовуються для реалізації МПА, є елементи табличного типу LUT (look-up table), програмовані тригери і програмовані міжз’єднання. В роботі запропоновано метод зменшення апаратурних витрат у схемі суміщеного автомата, що реалізовується в спільному базисі елементів LUT і блоків пам'яті EMB. Метод заснований на заміні логічних умов і розбитті множини логічних станів на класи. Кожен клас відповідає окремому блоку схеми. Такий підхід призводить до схем з регулярною структурою і трьома логічними рівнями. Це спрощує завдання розміщення і трасування при реалізації схеми суміщеного мікропрограмного автомата (СМПА). Позитивною рисою запропонованої моделі є той факт, що сигнали синхронізації і запуску пов'язані тільки з одним блоком схеми. Це дозволяє уникнути проблем, пов'язаних з так званим перекосом синхронізації. Аналіз спеціальної бібліотеки показав, що запропонований метод доцільно використовувати для 78% тестових прикладів. Дослідження проводилися для мікросхем сімейства Virtex-6 (S = 6). При цьому розроблені моделі СМПА відрізнялися великою швидкодією, ніж їх аналоги, що мають попередню структуру. Для решти 22% тестових прикладів виграш був значно менше, так як спеціалізовані блоки LUT реалізовувалися у вигляді багаторівневих схем. Подальший напрям досліджень пов'язаний з: 1) заміною деяких LUT блоками EMB і 2) використанням методів кодування логічних умов для зменшення параметра K.
В настоящее время модели микропрограммных автоматов (МПА) широко используются для задания поведения устройства управления (УУ). К одной из таких моделей относится совмещенный МПА (СМПА). Его характерной чертой является наличие двух типов выходных сигналов. Выходные сигналы автомата Мили существуют при переходах между состояниями автомата. Выходные сигналы автомата Мура определяются только состояниями автомата и длятся практически целый такт. В силу универсальности этой модели мы используем ее в данной статье. Наиболее популярным базисом, используемым для реализации цифровых систем, являются микросхемы FPGA (field-programmable logic arrays). Основными элементами FPGA, которые используются для реализации МПА, являются элементы табличного типа LUT (look-up table), программируемые триггера и программируемые межсоединения. В работе предложен метод уменьшения аппаратурных затрат в схеме совмещенного автомата, реализуемой в совместном базисе элементов LUT и блоков памяти EMB. Метод основан на замене логических условий и разбиении множества логических состояний на классы. Каждый класс соответствует отдельному блоку схемы. Такой подход приводит к схемам с регулярной структурой и тремя логическими уровнями. Предложенная модель приводит к схемам с регулярными связями. Это упрощает задачи размещения и трассировки при реализации схемы СМПА. Положительной чертой предложенной модели является тот факт, что сигналы Clock и Start связаны только с одним блоком схемы. Это позволяет избежать проблем, связанных с так называемым перекосом синхронизации. Анализ специальной библиотеки показал, что предложенный метод целесообразно использовать для 78 % тестовых примеров. Исследования проводились для микросхем семейства Virtex-6 (S = 6). При этом разработанные схемы СМПА отличались большим быстродействием, чем их аналоги, имеющие предыдущую структуру. Для оставшихся 22% тестовых примеров выигрыш был значительно меньше, так как специализированные блоки LUT реализовывались в виде многоуровневых схем. Дальнейшие направления исследований связано с: 1) заменой некоторых LUT блоками EMB и 2) использованием методов кодирования логических условий для уменьшения параметра K. Presently the models of firmware automats (МPА) are widely used for the task of behavior of control (CU) unit. One of these models is a combined MPA (SMPA). Its characteristic feature is the presence of two types of output signals. The output signals of the Mile automaton exist at transitions between states of the automaton. The output of the Moore machine is determined only by the state of the machine and lasts almost a whole cycle. Due to the versatility of this model, it has become the basis for the research presented in this article. The most popular basis used to implement digital systems is FPGA (field-programmable logic arrays). The main elements of the FPGA used to implement MPAs are LUT (look-up table) elements, programmable triggers, and programmable interconnects. The paper proposes a method of reducing hardware costs in the scheme of a combined machine, implemented in a common base of LUT elements and blocks of memory EMB. The method is based on replacement of logical conditions and partition of the set of states by classes. Each class corresponds to a single block of the circuit. This approach leads to circuits with regular structure and three levels of logic. The proposed model leads to schemes with regular connections. This simplifies the placement and tracing tasks when implementing the SMPA scheme. A positive feature of the proposed model is the fact that the Clock and Start signals are associated with only one block of the circuit. This avoids the problems associated with the so-called distortion synchronization. Analysis of the special library showed that the proposed method is appropriate to use for 78% of test cases. Studies were performed for chips of the Virtex-6 family (S = 6). In this case, the developed SMPA models differed at high speed than their counterparts having the previous structure. For the remaining 22% of the test cases, the payoff was much smaller, as the specialized LUT units were implemented in the form of multilevel schemes. A further direction of research is related to: 1) the replacement of some LUTs by EMBs and 2) the use of logical conditions encoding methods to reduce the parameter K. |
|
| Publisher |
National Aviation University
|
|
| Contributor |
—
— — |
|
| Date |
2019-12-31
|
|
| Type |
—
— — |
|
| Format |
application/pdf
|
|
| Identifier |
http://jrnl.nau.edu.ua/index.php/SBT/article/view/14314
10.18372/2310-5461.44.14314 |
|
| Source |
Наукоємні технології; Том 44, № 4 (2019); 393-400
Science-based technologies; Том 44, № 4 (2019); 393-400 Наукоемкие технологии; Том 44, № 4 (2019); 393-400 |
|
| Language |
uk
|
|